[1]费瑞霞,朱恩,赵文虎,等.万兆以太网物理层解码电路设计[J].南京师范大学学报(工程技术版),2003,03(04):075-78.
Fei Ruixia,Zhu En,Zhao Wenhu,et al.The Design of Physical Coding Sublayer Circuit for Ten-Gigabit Ethernet[J].Journal of Nanjing Normal University(Engineering and Technology),2003,03(04):075-78.
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万兆以太网物理层解码电路设计
南京师范大学学报（工程技术版）[ISSN:1006-6977/CN:61-1281/TN]
- 卷:
-
03卷
- 期数:
-
2003年04期
- 页码:
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075-78
- 栏目:
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- 出版日期:
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2003-12-30
文章信息/Info
- Title:
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The Design of Physical Coding Sublayer Circuit for Ten-Gigabit Ethernet
- 作者:
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费瑞霞; 朱恩; 赵文虎; 王志功
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东南大学射频与光电集成电路研究所, 210096, 南京
- Author(s):
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Fei Ruixia; Zhu En; Zhao Wenhu; Wang Zhigong
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Institute of RF OE ICs, Southeast University, 210096, Nanjing, PRC
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- 关键词:
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64B/66B码; 解码; 并行处理方法; 解扰器; 同步
- Keywords:
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synchronize; 64B/ 66B decode; parallel; descrambler
- 分类号:
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TN402
- 摘要:
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采用 0 18umCMOS工艺设计了万兆以太网 10GBASE R标准的物理层电路芯片 .该芯片接收 16路 64 4 5 3Mb/s的并行数据 ,输出 72路 15 6 2 5Mb/s的并行数据 .电路采用并行处理方式 .
- Abstract:
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Based on the protocol of ten gigabit Ethernet 10 G BASE-R, the circuit of the physical coding sublayer is designed. The circuit. s inputs are 16 644.53Mb/ s parallel data, and it. s outputs are 72 156.25Mb/ s parallel data. Using 0118 Lm CMOS, the circuit is realized in full custome.
参考文献/References:
[ 1] 王志功. 光纤通信集成电路设计[M] . 北京: 高等教育出版社, 2003.
[ 2] Jan M Rabaey. 数字集成电路设计透视[M] . 北京: 清华大学出版社, 1999.
[ 3] 许建生. 万兆以太网实现全网技术统一化[ EB/ OL] . http: / / wwwO. ccidnet. com/ tech/ paper/ 2001/ 02/ 14/ 58- 1674. html#, 2001- 02- 14.
备注/Memo
- 备注/Memo:
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基金项目: 国家“ 八六三”计划项目( 2001AA121074) 资助.
作者简介: 费瑞霞, 女, 1979- , 东南大学无线电工程系硕士研究生, 主要从事千兆/ 万兆以太网物理层上下行接口处理芯片方面的学习与研究.
通讯联系人: 朱恩, 1965- , 博士后, 东南大学无线电工程系教授, 主要从事光电集成电路及超大规模集成电路设计方面的研究.
更新日期/Last Update:
2013-04-29