[1]周磊,朱礼安,苏俊杰,等.一种新结构异步FIFO的ASIC设计[J].南京师范大学学报(工程技术版),2005,05(02):014-17.
　ZHOU Lei,ZHU Lian,SU Junjie,et al.ASIC Design of a Novel Structure Asynchronous FIFO[J].Journal of Nanjing Normal University(Engineering and Technology),2005,05(02):014-17.
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一种新结构异步FIFO的ASIC设计
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南京师范大学学报（工程技术版）[ISSN:1006-6977/CN:61-1281/TN]

卷:
05卷
期数:
2005年02期
页码:
014-17
栏目:
出版日期:
2005-06-30

文章信息/Info

Title:
ASIC Design of a Novel Structure Asynchronous FIFO
作者:
周磊; 朱礼安; 苏俊杰; 丁晓磊; 赵梅; 顾皋蔚; 朱恩
东南大学射频与光电集成电路研究所, 江苏南京210096
Author(s):
ZHOU Lei;  ZHU Li′an;  SU Junjie;  DING Xiaolei;  ZHAO Mei;  GU Gaowei;  ZHU En
Institute of RF-& OE-ICs, Southeast University, Jiangsu Nanjing 210096, China
关键词:
异步FIFO;  ASIC;  整体移位;  缓冲寄存器组
Keywords:
asynchronous FIFO ;  ASIC;  unitary sh ift;  buffers
分类号:
TN402
摘要:
介绍了一种新结构异步FIFO(FirstInFirstOut)电路的实现方案,运用整体移位实现数据正确写入和输出,使用缓冲寄存器组存放移位产生的多余数据,适用于频率不成整数倍的异步时钟域之间的数据传输.利用串联的D触发器作为同步器,避免产生亚稳态,实现异步信号的同步.采用自顶向下、基于0.18μm标准单元库的半定制ASIC(ApplicationSpecificIntegratedCircuit)流程对其进行设计:使用Verilog硬件描述语言,利用VCS及Modelsim进行时序和功能仿真、SynopsysDC完成逻辑综合、ApolloⅡ实现自动布局布线.将该方案与传统的异步FIFO实现方案进行比较,面积大约缩小一半,工作速度提高约三分之一.
Abstract:
The paper presents a schem e o f rea lizing nove l asynchronous FIFO ( First In F irst Out) structure c ircuit. In th is schem e, un itary sh ift is used to rea lize data s’ correct read- in and ou tput, and bu ffers are used to store the left data o f un itary sh ift. Th is design is applicable for data transm ission betw een clocks no t in teg ra lmu ltiple. Synchron izer of D triggers in series is used to avo id instability and synchron ize asynchronous signals. Th is c ircuit is designed w ith sem i- custom ASIC ( App lication Spec ific Integrated C ircu it) flow w hich is based on top - down flow and 0. 18μm d ig ita l standa rd ce ll library. The design uses Verilog hardw are language, adopts VCS andM ode lsim to simu la te, Synopsys DC to rea lize log ic synthesis and Apollo II to ach ieve autom atic p lacing and routing. Com pared w ith trad itiona l asynchronous FIFO struc ture, it show s better pe rfo rm ance no t on ly on area ( w ith about ha lf acreage) but on speed ( one th ird faster) as we ll.

参考文献/References:

[ 1] 蒋道三. USB210 收发器逻辑电路的ASIC 设计[ D]. 南京: 东南大学, 2003.
[ 2] 吴自信, 张嗣忠. 异步FIFO结构及FPGA设计[ J]. 单片机及嵌入式系统应用, 2003, ( 8): 24-30.
[ 3] M ichae l D C ilett.i Advanced D ig ita l Design w ith the Verilog HDL[M ]. 影印版. 北京: 电子工业出版社, 2004. 115-119.
[ 4] 杨宗凯. 数字专用集成电路的设计与验证[M ]. 北京: 电子工业出版社, 2004. 214-225.
[ 5] C lifford E Cumm ings. Synthesis and Sc ripting Techniques for Des igning M ult-i Asynchronous C lock Des igns [M ]. 3 rd Place. San Jose: CA Vo ted B est Paper, 2001.

备注/Memo

备注/Memo:
基金项目: 国家“八六三”计划资助项目(2001AA121074).
作者简介: 周磊( 1979-) , 硕士研究生, 主要从事AS IC 设计的学习与研究. E-m ai:l l ionC hou@ 163. net
通讯联系人: 朱恩( 1965-) , 博士, 教授, 博士生导师, 主要从事混合信号IC 设计、VLSI设计等方面的教学与研究.E-m ail: zhuenp ro@ seu. edu. cn
更新日期/Last Update: 2013-04-29